同步式降压转换器中 Cdv/dt 感应导通的测量与分析

暂时不论闸极驱动电流，若是闸极感应电压超越了MOSFET Q2的临界电压，那么Q2就会在Q1导通时不当地被导通，构成的成果是，一个冲过电流(shoot
through current)将由输入电压经由Q1与Q2流到同享电路上，那么MOSFET Q1就有必要接受负载与冲过电流，而Q2则需传导剩余的冲过电流，这些电流将构成Q1与Q2上的功率耗费，而且带来接面温度的上升与电源功率的下落。表2为表1中同步式降压变换器Q2波形与Q1导通波形的相对联系。

依切换频率、输入电压与负载状况的各种异样组合，Cdv/dt构成的耗费可能会很严峻。

丈量Cdv/dt耗费的有用办法

根本上关于Cdv/dt感应功率耗费的剖析核算适当不实践，原因是许多关联的参数并无法简略地取出或准确地模仿，一个变通的办法是透过比拟两个参数大多类似，但在有关Cdv/dt感应导通上相异的同步FET来到达。

其间第一个同步FET在没有Cdv/dt感应导通时封闭，但第二个同步FET在挑选上则以Cdv/dt感应闸源极电压够高，足以导通电路并构成额定的切换耗费为条件，那么Cdv/dt感应导通耗费就可以透过比拟每个试验的耗费来获得。

这个办法固然说可以到达准确的成果，但却需求完好的同步FET组件特性数据，可怜的是，这却有必要运用许多工程师无法获得的稀奇测验设备才干到达，一起也需求具体的电路内波形以及电路内功率与组件作业温度的丈量，因而适当耗时，对大部份的描绘工程师而言根本上并不实践。

表3中的电路供给了描绘工程师丈量Cdv/dt感应功率耗费一个更快更有用的办法，选用可以发作可调整负向闸源极偏压的稀奇闸极驱动电路描绘，这个负向偏压的首要意图是要将感应闸极电压偏移到低于闸极临界电压。透过加上满足的负向偏压，咱们可以彻底消除Cdv/dt感应导通所带来的耗费，这样就可以透过比拟具有或没有Cdv/dt感应导通状况下的全体电路耗费来获得Cdv/dt的耗费。

表中的电路会在同步FET封闭时发作负向闸极驱动电压，这个负向电压会防止同步FET因Cdv/dt效应而导通，其间电容Cs的意图是将由驱动芯片送来的规范闸极驱动信号，转变为与导通工夫成正比、具有正向与负向值的沟通AC信号，其间V+的意图是将新闸极驱动信号加以偏压，以答应负向闸极偏压改动以便获得Cdv/dt的感应功率耗费，并找出最佳的负向闸极驱动电压。

表4显现了不包括操控功率、电路板与电感耗费，运用一个单一操控用FET与单一同步FET布局，在12V输入、1.7V输出、1MHz切换频率与20A电压稳压模块上的耗费丈量成果，其间Vgs在导通时固定为5V以便让导通电阻RDS(on)与导通耗费固定，而断开时的闸极驱动电压则在0到低于-2V下改变，选用这样的办法，一切的测得功率耗费差就与Cdv/dt耗费有关。

表4中的曲线显现，代表着就算是负向闸极偏压超越-2V时耗费仍是保持不变，也就是说，一切的Cdv/dt感应功率耗费曾经彻底被移除，这个表一起也显现出，这些耗费构成了同步式降压变换器全体耗费的大部份，根本上Cdv/dt所构成的耗费占全体耗费超越18%。

Cdv/dt感应耗费对组件与电路描绘的影响

Cdv/dt感应耗费关于组件与电路描绘都带来了应战，稀奇是对高频稳压器以及具有较高输入电压的稳压电路描绘，这包含了膝上型核算机的交换式稳压器，它的常见输入电压为19V。

高临界电压MOSFET与下落米勒电容可防止Cdv/dt感应导通

为了防止Cdv/dt感应导通状况，Q2的闸极电压不能在Q2汲极电压上升到最大值之前超越组件的临界电压，而这个值则由稳压器的输出电压决议。其间一种处理办法是挑选具有较高临界电压的MOSFET组件，另一个处理方案则是下落米勒电容Cgd，或者是晋升闸源极电容Cgs来延伸充电工夫并下落Q2闸极的峰值感应电压。

可是请注意较高的输入电压代表了较高的Qgd电荷，因而也为Q2带来更高的电荷比(charge ratio)，这也就是为什么具有较高输入电压的稳压器，例如那些在膝上型核算机中的运用，会在Cdv/dt感应导通上带来较艰难的描绘应战。

保持Cdv/dt感应能下落同步FET电压突波与Vds震铃

事实上，Cdv/dt感应导通有一个优点，就是它可以下落同步FET上的电压突波与Vds的震铃表象，首要是因为本体二极管反向回复与回路寄生感抗所构成。

除了下落EMI之外，突波的下落让咱们可以在切换频率一般为300kHz的桌上型与初级服务器等运用中的12V输入处理器电源描绘上选用更有功率的
20VN组件，因而，在某些运用上，电荷比不只可以改进EMI，一起还能晋升全体负载功率或下落成本。也因而描绘者有时会面对是要防止Cdv/dt感应导通状况来将电路功率晋升到最高，或者是利用它来下落过度寄生震铃效应的挑选，MOSFET组件的描绘者一般透过将包装感抗与本体二极管反向回复工夫降到最低，并藉由最佳硅芯片描绘来操控Cdv/dt的忍受规模来获得最佳的平衡值。

以规范的MOSFET包装，如SO8与D-Pak来看，包装寄生感抗为回路感抗的首要来历，若是在包装内运用高Cdv/dt忍受度的硅芯片，那么由感抗与本体二极管反向回复电流所构成的Vds震铃表象很可能在12V输入电压的状况下轻易地超越30V，高尖峰电压以及震铃信号可能会构成过大的EMI，并下落操控器与驱动电路的牢靠度。

低感抗包装在另一方面则可以供给高Cdv/dt忍受度与低震铃表象的较佳组合，众所周知，低感抗包装技能如DirectFET可以下落切换点电压震铃达50%。

运用实例—笔记型核算机运用的MOSFET CR

当切换频率高达1MHz时，Cdv/dt感应耗费的影响就变得适当严峻，但就算是在200～500KHz的作业频率下，依运用的异样，感应耗费也可能会构成一个严峻的问题。以实践比如来看，咱们将三个具有表5中所列参数的组件运用在笔记型核算机的稳压器描绘中作为同步FET，变换器输入电压为19V，输出电压为1.3V，表6则比拟了三个组件所别离丈量到的功率值。

编号1、CR=1的组件效能比CR=1.4的组件还高，效能的改进在4A时大约为5%，而这正是Q2在典型笔记型核算机运用中最常见的运作状况，以三个用来评价的组件来看，Qgd1改变只要5%，Qgd3则超越45%，因而明显地Qgd1是到达最佳化组件描绘的一个首要关键因素，固然编号2与编号3的组件具有较低的导通电阻RDS(on)，但在感应耗费上的节约与编号1组件比拟并无法抵销，因较高电荷比将带来更高Cdv/dt耗费。请注意这个比如仅透过挑选异样的组件来防止Cdv/dt导通状况发作，闸极驱动电路的描绘一起也会影响Cdv/dt的效能，在开发以上所提量测Cdv/dt耗费的办法时，闸极驱动电路的也影响适当重要。