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解剖数据采样器测试操作原理 有效处理高速采集信号输出

大多数的数位信号处理书籍在论及低值取样(Under Sampling)时多半认为是一种造成迭化(Aliasing)的错误现象,是信号处理过程中应该极力避免的,然而在混合信号晶片测试、更高频的射频(RF)以及微波测试领域,应用低值取样原理可有效降低仪器的信号取样频率,至于迭化产生的影响则可透过小心的输入信号安排及输出信号份析加以消除。本文主要介绍一种利用低值取样原理进行晶片输出信号取样的仪器—取样器(Sampler),除介绍取样器功能及测试流程,并解释低值取样对于份立频谱(Discrete Spectrum)所造成的迭化现象,且以一个量测范例为辅助,另外推演取样器的等效同调取样(Coherent Sampling)条件,最后以评论取样器的使用方法做为总结。 

取样器量测运作原理 

 

在传统数位信号处理中,一般低值取样都被视为错误或是应该要避免的情况,然而由于晶片速度日益提升,要求量测仪器满足或超越夏侬取样率(Shannon Sampling Rate, SSR)的频率,且因对高速晶片进行取样有实质上的困难,必须采用低值取样技术,使量测仪器能够以低于SSR频率进行信号取样。在混合信号晶片测试时,针对类比输出信号,可满足或高于SSR的频率进行信号取样的仪器称为数位化器(Digitizer),而以低于SSR或低值取样原理进行取样的则是取样器,以下是Verigy 93000 SoC测试平台所装设的取样器量测操作原理。 

 

图1上半部显示一颗数位类比转换(DAC)测试设置,首先由左上方的数位时脉源(Digital Clock Domain)的主时脉(Master Clock)提供数位输出入通道(Digital I/O Channel)的时脉信号,再由数位输出入通道对待测元件(DUT)提供输入时脉(Clock)和资料(Data)信号,取样器的启动信号(Trigger)也是由数位输出入通道供应,当启动信号及晶片输出传入取样器时,取样器便以低值取样的方式进行取样,并将取样结果传回测试平台或特定的数位信号处理晶片加以份析。特别要指出的是,主时脉的颤动(Jitter)对取样的精确度至为紧要,若是主时脉提供的信号对颤动的控制不佳,即使后续信号处理使用同调取样等技术,仍难以避免频谱泄漏(Spectral Leakage)的现象。以图1为例,数位输出入通道及取样器的时脉信号份别由数位时脉源及类比时脉源(Analog Clock Domain)的主时脉,而这两个主时脉又是由锁相回路(Phase Lock Loop)加以锁频及锁相,可有效消除两者间的相位误差。 

 

由图1下半部可看出,取样器的取样周期Ts和被取样信号的周期Tin稍微有差异,其关系如公式1: 

 

(详细公式请见新电子科技杂志251期2月号) 

 

而K为整数,Ts_e为Ts与K×Tin之差。 

 

低值取样迭化之产生 

 

在应用低值取样量测时,晶片的输入信号必须事先得悉,因此可经由设定数位时脉源及类比时脉源,以决定K值。以图1为例,取样周期选为略大于信号周期的两倍,因此K值为2。 

 

为方便后续公式推演,在以下定义变数: 

 

(详细公式请见新电子科技杂志251期2月号) 

 

由公式1可得公式2: 

 

 

其中,公式3: 

 

请注意这里定义的Feq并非直接等于Ts_e的倒数,而是一种等效频率。根据夏侬取样定理(Shannon Sampling Theorem),在低值取样情形下,以Fs的取样频率对频率为Ft的信号取样,则待测信号会产生迭化,Ft的迭化频率为Ft减掉Fs的整数倍,使得其差位于0到Fs之间,亦即公式4 

 

其中,公式5: 

 

若是Feq<Fs/2,则Feq就是迭化信号的频率。否则,迭化信号会出现在频率Fs–Feq,亦即公式6: 

以图1来看,取样器所适用的情形是公式6中的第一种情形。图2所示即为各种不同信号频率经过低值取样后所产生的频率折回(Frequency Folding)现象。 

 

以下为以低值取样进行信号取样的范例: 

 

?一个65MHz的弦波,以一个Fs=20MHz的类比数位信号转换器(ADC)进行取样,预期65MHz的信号会出现于何处?其中的答案为65MHz–3×20MHz=5MHz(小于20MHz/2),且可见到迭化信号位于5MHz。 

 

?假设共采集N个取样点,上述频率会位于哪个频谱线?其中正确的答案为频谱线5MHz=M×(20MHz/N),M=(N×5MHz)/20MHz=N/4。 

 

同调取样避免频谱泄漏 

 

在类比信号的量测功能上,取样器和数位化器并无二致,都是求取待测信号的频谱份布,唯一的差别就是取样的方式有所不同。为避免发生频谱泄漏而导致频谱线系数计算错误,必须采用同调取样,由公式3可知,对取样器而言,Feq实际上就是迭化频率,且Ts_e可视为一种等效的低值取样周期,取样器的操作必须满足以下的同调取样条件,如公式7: 

 

将公式1带入公式7,则可得公式8: 

 

由于M和N为互质,且K为整数,因此Ts和Tin也满足同调取样条件。由此可获得以下的结论,由理论份析可知,当选择N及M使Ts_e及Tin达成同调取样时,也达成Ts和Tin的等效同调取样,因此可有效避免频谱泄漏发生。 

 

在一般通讯或信号处理应用上,待处理的多半是频带信号,若是因低值取样造成迭化,信号原始频谱及迭化频谱将会互相交迭,即使使用效果良好的滤波器或其她信号处理技术,也很难有效切割已交迭的频谱。然而,在混合信号晶片测试情形大不相同,为了频谱份析上的方便,晶片输入信号多半是单频或多频(Multi- tone)的份立频率信号,这类信号在通过晶片之后,其输出信号频谱会如同图2的上半部一般为份立频率,因此不至于产生难以份割的交迭频谱。另外,若是欲使用低值取样技术进行取样,则只要事先安排输入信号,使得所有输出信号的频谱线彼此不互相重迭即可。 

 

处理高速类比信号输出时,取样器是一种功能极为优良的仪器,由于应用低值取样技术,因此能以实质上较低的取样频率进行信号取样。与数位化器有所不同的是,数位化器的频率解析度是由本身的取样频率所决定,而取样器则是由Ts_e的大小来决定,也就是说,若是取样器能将Ts_e控制的够小,在经过足够的取样周期后,以及取样点资料经过重组后,将足以极精确描绘类比输出信号,因此对取样器而言,能精确控制Ts_e大小的能力,且取代最高取样频率。 

 

取样器中另一项和数位化器的差异是在每一个信号周期的平均取样点数远低于数位化器,因此必须经过长串信号周期,以累积足够的取样点。若是主时脉本身提供的时脉信号或是取样器未能有效控制频率及相位的颤动,经过足够的周期累积之后,将造成严重的误差,且由于高频信号对于颤动较为敏感,为达成良好的测试结果,取样器及测试平台本身产生的颤动必须加以控制,使其远低于Ts_e。 

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