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测量:汇流排与信号的设定很重要 利用逻辑分析仪进行位数除错

逻辑分析仪是分析待测装置(DUT)数位信号的常用工具,这使其必须正确地标示所有匯流排与信号,例如,如果DUT有8位元的资料匯流排、8位元的定址匯流排,以及另外8位元的控制信号,若仅是将信号标示為Sig1到Sig24,则使用者将无法瞭解这些轨跡的内容。 

 

 

设定匯流排与信号时如果发生错误将造成极高的成本负担。例如,如果两组控制信号互换,则使用者可能会获得错误的结论,以為其DUT不正常运作,并尝试修復不存在的问题。 

 

很容易想像如果使用者必须手动指定哪个逻辑分析仪频道对应每个信号的情况下,将很容易出错,尤其是当信号量极大时。同时,在逻辑分析仪上设定50组以上的信号并非不常见,尤其有可能要设定上千组信号。因此,设定逻辑分析仪上的匯流排与信号是数位除错的关键作业。幸运的是,现有的策略已经可以大符简化这个流程,并降低错误发生的机会。 

 

浮动导线的「一次一个」法 

 

浮动导线是逻辑分析仪与DUT之间的传统连接方式。每组导线会将DUT中的单一信号连接到逻辑分析仪中的单一频道。避免错误的最佳方法是指派两名工程师,一位从事浮动导线与个别信号间的实体接线作业,另一位则负责设定逻辑分析仪GUI中的信号。图1為Agilent 16900A逻辑分析仪中匯流排/信号设定标籤的范例画面。第一位工程师坐在附有原理图的DUT前,如此他们才知道每个信号的实际位置。每当他们连接一组导线时,他们会报出逻辑分析仪接线盒、频道与信号名称。第二位工程师立刻将每个信号输入GUI,并回报逻辑分析仪接盒、频道与信号,让第一位工程师进行验证,并继续这个程序直到所有信号都设定完毕為止。 

 

一次输入一组信号的过程可能有点繁杂,但这是因為匯流排的每个位元都必须以正确的顺序输入(换句话说,不可以突然切换匯流排中的第一与第二位元)。逻辑分析仪GUI提供位元顺序模式,可让整个输入匯流排位元的过程变得较為简单。在这个个案中,当使用者输入每个匯流排位元时,位元数便会增加,如图2所示。注意,匯流排的该位元数也会清楚地出现。 

 

使用浮动导线时,验证设定是否正确是非常重要的工作。最简单的方法是啟动DUT,并观察匯流排/信号设定页籤中的活动指标。注意图3的红色双箭头,这些表示信号在高与低之间移动。活动指标是一种快速方法,可判断电气连接的所有信号是否良好(浮动导线滑落的情况常常发生)。同时,活动指标可以清楚地指出频道是否设定错误,因為未使用的频道可能会出现活动。 

 

匯流排/信号设定页籤中的另一种简易测试方式是,检查每个匯流排与信号的宽度,如图1最左栏所示。因為匯流排宽度為已知,因此很容易发现「差一个」的错误,例如17位元的匯流排,而不是16位元。最后的验证是开啟DUT执行逻辑分析仪,并将其触发器设為「立即」。然后,验证逻辑分析仪上所显示的每个信号形状是否恰当。 

 

接头 

 

无法利用浮动导线探测的零件已愈来愈常见,也因為这个因素,接头成為更普及的探测方式。所谓接头,是放置在DUT上的某个零件,可以加速与逻辑分析仪之间的连线,同时,工程师可以将感兴趣的信号配送到接头的接脚,而逻辑分析仪探棒则直接插入接头,目前逻辑分析仪接头的范例為Mictors与Samtecs。 

 

近来,业者推出许多新型的「无接头式」探棒,而这些「无接头式」探棒可以填塞到DUT,而非接头,而且它们比接头拥有更小的电气影响。然而,针对讨论的目的,接头与无接头式探棒都会造成相同的匯流排与信号设定问题。 

 

当接头与焊垫解决了浮动导线所无法提供的电气信号存取之际,同时也出现一个间接性的问题。设计DUT的工程师知道该将哪些信号送到接头的接脚,因為他们会出现在DEA工具(如Agilent EEsof的ADS2004A)所產生的原理图。但是,逻辑分析仪需要定义逻辑分析仪频道中的匯流排与信号,而不是接头接脚中的信号,而接头接脚与逻辑分析仪频道间的对应并不明显,图4能仔细地说明此问题。DUT上有个Mictor接头,名為J1,工程师将信号由DUT的另一个零件配送到接头的接脚,并让逻辑分析仪可以取得这些信号(此范例中,假设图4匯流排ADDR的位元0会被送到接头J1的第38支接脚)。 

 

在图5中,Mictor探棒插入接头J1。探棒插入2个逻辑分析仪接盒:A1与A2。A1插入「Odd」接盒接线,A2插入「Even」接盒接线(「Odd」与「Even」是Agilent E5346A Mictor探棒判断两个接盒接线的方式)。每个逻辑分析仪接盒含有频道0到15,加上一个时脉频道。除了电源与接地接脚之外,此探棒每个接脚与逻辑分析仪频道间都有一个1对1的对应关係。例如,接头J1(J1-5)的第38支接脚会连接到接盒A1的频道0,因為这个接盒被接入E5346A探棒的「Odd」接盒接线。接头接脚与逻辑分析仪频道间的完整对应关係,则於逻辑分析仪的探棒文件中说明。 

 

这图4与图5清楚地说明如何将信号传送到接头接脚,以及如何将接头连接至逻辑分析仪。然而,匯流排与信号仍必须透过匯流排/信号设定页籤来定义。这表示工程师仍必须将接头接脚转為相对的逻辑分析仪频道。接头接脚与逻辑分析仪频道间的完整对应关係於逻辑分析仪的探棒文件中有说明,因此工程师必须花时间找到适当的文件,并手动进行接头接脚与逻辑分析仪频道的转换。这个程序可以随处进行,由数分鐘到数天,视频道个数而定(一位工程师告诉我,那曾经花了他2个星期才完成此特别复杂系统的作业)。 

 

不过若举Agilent 16900A為例,其将接头接脚与逻辑分析仪频道对应关係置入逻辑分析仪GUI本身中,则可以简化此问题。工程师先指定下列已经备妥的资讯: 

 

?所用的探棒型号(这定义DUT的接头类型) 

 

?接头原理图使用的名称(以区别不同的接头) 

 

?连接到探棒的逻辑分析仪接盒 

 

提供这些资讯后,逻辑分析仪才可以在匯流排/信号设定页籤中显示出每个逻辑分析仪频道的接头接脚。这表示工程师不需要进行手动转换,因為逻辑分析仪允许匯流排与信号规格可以採用工程师由原理图中所直接读到的资讯。这将大大地简化整个程序,并降低错误机会。图6表示定义E5346A Mictor探棒的范例,而图7表示匯流排/信号设定页籤中所显示的接头接脚。為确保最佳可能验证,有个接脚对应视窗会尝试著模仿原理图,图8则為范例,并注意,其与图4的相似性。 

 

由ASCII Netlist匯入匯流排与信号 

 

当汇流排/信号设定页面中的接头接脚画面简化此流程的同时,仍存在数个手动操作步骤,如输入汇流排/信号名称与选择正确的接脚。这会花一些时间,也可能导致错误。最好的方法是可以直接将由EDA工具所產生的ASCII Netlist匯入匯流排与信号的资讯。从连线匯入资料,这个程序会变成全自动化,而且安全。 

 

ASCII Netlists含有接头接脚的信号对应(即使也有许多其他内部连线资讯)。每个接头接脚都会以档案及格式「J1-38」来辨识,其中J1是接头,而38是接脚。选定上述所介绍的方法来定义探棒,则可能可以针对这些信号,辨识出对应至外部接脚与逻辑分析仪的信号。因此,设定汇流排与信号就变成非常简单,只需定义逻辑分析仪的探棒,然后指定要汇入的连线档案即可。 

 

以范例说明,考虑ASCII连线的下列数行:NET /ADDR(0) J1-38 

 

这表示ADDR的位元0对应至接头J1的接脚38。假设使用者将J1定义为连接至E5346A逻辑分析仪探棒,而接盒A1接入Odd接线,则信号会被连接至接盒A1的频道0。 

 

这个相同的程序也可以适用於连线中的所有信号,即使可能有些信号没有对应到已经定义的接头,这些信号会被忽略,因为他们无法被送至外接接脚。简而言之,汇入ASCII连线会将匯流排与信号的定义直接由EDA工具传送到逻辑分析仪。 

 

FPGA动态探棒 

 

目前所描述的方法都仅能处理可外部存取的探测信号,而FPGA动态探棒,如Agilent B4655A则能允许使用者特测内接至FPGA的信号。这可以利用在FPGA中放置MUX来达到,以便将各内部信号传送到除错接脚。透过JTAG与MUX沟通,B4655A允许工程师选择要将哪组内部信号送到除错接脚。同时会自动设定逻辑分析仪中的匯流排与信号。简而言之,B4655A让逻辑分析仪GUI得以快速地(以秒计)在不同内部信号之间切换。 

测量:汇流排与信号的设定很重要利用逻辑分析仪进行位数除错

探棒摘要 

 

前述内文中所提的设定汇流排与信号方法都著重于以目前的探测方法来设定匯流排与信号,但是,如果使用者必须由逻辑分析仪中拔除其DUT,以便让另一个工程师使用,他可能会经常需要重新将探棒以相同的方式重新连接,如此储存於其逻辑分析仪档案中的汇流排/信号设定才能继续使用。 

 

所以逻辑分析仪的探棒摘要功能是针对简化此程序而设计的,而探棒摘要的目的是告诉使用者,如何在目前的汇流排/信号设定基础下,连接探棒。例如,在图9中,探棒摘要告诉使用者如何利用浮动导线(没有连接已定义探棒的汇流排或信号会被假设是透过浮动导线所连接的)连接汇流排与信号。可以列印这个画面,以便更简易地重新连接浮动导线。 

 

这个探棒摘要同时也说明了如何如图10所示地,重新连接探棒。在这个范例中,E5346A探棒可以重新连接至称為J1的接头与连接至Odd接盒接线的接盒A1,及连接至Even接盒接线的接盒A2。 

 

逻辑分析仪新探测方法大幅 

 

简化汇流排与信号的设定 

 

当逻辑分析仪的新探测方法出炉时,新的设定汇流排与信号策略也会同时出现。即使逻辑分析仪长久以来都被认为很难设定,幸运的是,逻辑分析仪的加强功能可以透过新的策略(如显示接头接脚、汇入ASCII Netlist、FPGA动态探测及探棒摘要)等,已经可以大幅简化汇流排与信号的设定。 

 

总而言之,这些加强功能让设定汇流排与信号的工作变得容易许多,这可减轻利用逻辑分析仪辨识数位除错问题的负荷。 

 

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